Hola, estoy haciendo un conversor paralelo serie, y me da el siguiente error a la hora de sintetizarlo:
Xst:1534 - Sequential logic for node <auxiliar> appears to be controlled by multiple clocks.
ERROR:Xst:739 - Failed to synthesize logic for signal <auxiliar>.
ERROR:Xst:1431 - Failed to synthesize unit <par2serie>.
La variable auxiliar es un std_logic_vector (7 downto 0)
Alguien sabe porque puede ser??
Gracias
