Alguien tiene alguna idea de como programar un registro paralelo serie? consegui el siguiente codigo pero no se como usarlo. Se supone que es un ejemplo basico... y si, si se lo que hace pero no se como puedo aplicarlo a lo que necestio
library IEEE;
use IEEE.std_logic_1164.all;
entity movregl is
port(
RST: in std_logic;
CLK: in std_logic;
R: in std_logic;
Q: out std_logic
);
end movregl;
architecture movregl of movregl is
signal Qp,Qn: std_logic_vector(7 downto 0);
begin
combinacional: process(Qp,R)
begin
Qn(7)<=R;
for i in 6 downto 0 loop
Qn(i)<= Qp(i+1);
end loop;
Q<=Qp(0);
end process combinacional;
secuencial: process(rst,clk)
begin
if (RST='0') then
Qp<=(others=>'0');
elsif(clk' event and clk='1') then
Qp<=Qn;
end if;
end process secuencial;
end movregl;
Alguna sugerencia??
