SoloCodigo

Hola a todos los programadores..

S.O.S
Estoy implementando un sistema en VHDL el cual requiere de un bus de datos comun. Para el control del flujo estoy empleando buffers triestado los cuales se activan uno a la vez mediante un deco , pero no se porque razon al chequear el diseño saca un error que dice que hay demasiados buses conectados a una salida
Si alguien sabe como puedo solucionar este problema lo mas pronto posible se lo agradeceria.

muy gentiles