• Viernes 15 de Noviembre de 2024, 14:01

Mostrar Mensajes

Esta sección te permite ver todos los posts escritos por este usuario. Ten en cuenta que sólo puedes ver los posts escritos en zonas a las que tienes acceso en este momento.


Mensajes - togym

Páginas: [1]
1
Lenguaje de Descripción de Hardware VHDL / conversor paralelo serie
« en: Sábado 28 de Noviembre de 2009, 16:50 »
Hola, estoy haciendo un conversor paralelo serie, y me da el siguiente error a la hora de sintetizarlo:

Xst:1534 - Sequential logic for node <auxiliar> appears to be controlled by multiple clocks.
ERROR:Xst:739 - Failed to synthesize logic for signal <auxiliar>.
ERROR:Xst:1431 - Failed to synthesize unit <par2serie>.

La variable auxiliar es un std_logic_vector (7 downto 0)

Alguien sabe porque puede ser??

Gracias

Páginas: [1]