SoloCodigo

Hola,  ¿ alguien a trabajado con el "System Generator" de Xilinx en Matlab ??? aunq sea un poco ?
Si es q si, agradecería q me contestarais por favor, q tengo una preguntita que hacer ...
Gracias de antemano
Adios

Hola a tod@s !!
Estoy programando con Xilinx ISE 8.1i y al sintetizar un programa "bastante sencillo" me da un error q no soy capaz de solucionar, y me gustaría saber si alguien podría ayudarme u orientarme hacia una posible solucción.

Tengo una entidad en la que llamo a dos componentes definidos en otras entidades,
la salida de uno de ellos es la entrada del otro,
y por separado los dos componentes se sintetizan sin ningún problema.
Pero al intentarlo todo junto recibo este error:

ERROR:Xst:2035 - Port <clk> has illegal connection. Port is connected to input buffer and following ports:
Port C of instance GENERADORE/Vm_sine_1/BU14 in unit GENERADORE/Vm_sine_1 with type FDE
CPU : 60.42 / 61.38 s | Elapsed : 61.00 / 62.00 s


"GENERADORE" es el nombre de mi primer componente ( cuya salida es la entrada del otro ), y como ya he comentado antes este componente se sintetiza y se implementa sin problemas cuando va solo,
No es muy raro??

He intentado entender lo q sucede leyendo la explicación en la "ayuda a errores" q contiene el programa y preguntando a más gente pero no consigo dar con la solucción.

Agradeceria si alguien pudiera ayudarme
ADIOS!! y gracias:-)