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Programación Específica => Otros temas específicos => Lenguaje de Descripción de Hardware VHDL => Mensaje iniciado por: eboiero en Jueves 6 de Abril de 2006, 04:14
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Hola a todos. Quisiera generar un registro de 2048 x 1 en una FLEX10K10 instanciando el módulo de librería lpm_ram_dq. Para ello debo conectar el puertos data[] a un std_logic_vector pero yo solo tengo definido mi puerto de entrada como un std_logic, justanmente porque es un registro de 1 bit por cada dirección y me resulta un error por esa incompatibilidad. Alguna idea. Gracias