SoloCodigo
Programación Específica => Otros temas específicos => Lenguaje de Descripción de Hardware VHDL => Mensaje iniciado por: Paisano en Jueves 10 de Marzo de 2005, 15:33
-
Hola a todos , tengo un problemilla con los vectores para ejecucion de un archivo ALU en modelsim, es el siguiente, en el tercer dato del select sale un error y no he podido descifrar como corregirlo, he cambiado varias veces los tiempo de ejecucion, y los datos, agregado y quitado estado pero no lo he podido corregir, si alguien sabe, me podria guiar por favor, que puedo hacer para solucionar este problema. Gracias.
-
Hola Paisano :hola:
le eche un vistazo a tu código y supongo que el error que te da el simulador es sobre límite maximo de iteraciones o algo así. Sustituye, en la lista sensible del process de ALU.vhd, la señal result por sel y prueba, ya me comentarás los resultados.
Un saludo. :)
-
Yo intente simular para ver si podia ayudar pero me aparecia un error de archivo .scf o algo asi :( .. estoy usando el MAX PLUS II .. creo que lo voy a sacar porque no he logrado simular nada.. alguien me puede explicar los procesos a cumplir para hacer una simulacion?. Gracias
-
Hola :hola:
para realizar una simulación primero tienes que describir el diseño en VHDL por un lado y por otro describir el test bench con el que se probará el diseño (también en VHDL). Debes compilar primero el diseño y después el test bench puesto que este último tendrá una instanciación del diseño que has descrito en el primer archivo.
Una vez compilado ambos archivos y sin problemas simulas el testbench y seleccionas las señales que desees visualizar en el cronograma.
En el Post de Tutoriales y Notas (http://foros.solocodigo.com/index.php?showtopic=13622) en cuanto la tenga lista postearé un breve guía de lo que hay que hacer para realizar una simulación de un diseño muy sencillito utilizando Modelsim.
Un saludo. :)
-
:D Hola a todos, Muchas gracias por su ayuda, ya solucione el problema, el error se hallaba en la tercer iteracion pues era necesario crear otra señal para hacer la operacion, GRACIAS
-
Hola :hola:
para realizar una simulación primero tienes que describir el diseño en VHDL por un lado y por otro describir el test bench con el que se probará el diseño (también en VHDL). Debes compilar primero el diseño y después el test bench puesto que este último tendrá una instanciación del diseño que has descrito en el primer archivo.
Una vez compilado ambos archivos y sin problemas simulas el testbench y seleccionas las señales que desees visualizar en el cronograma.
En el Post de Tutoriales y Notas (http://foros.solocodigo.com/index.php?showtopic=13622) en cuanto la tenga lista postearé un breve guía de lo que hay que hacer para realizar una simulación de un diseño muy sencillito utilizando Modelsim.
Un saludo. :)
Ahora entendi perfecto, el test bench seria lo que genera los datos para probar cada funcion del programa VHDL, me costo entender eso :( .. ahora me cuesta programar el test bench.. estoy trabajando con un sumador, si surgen dudas aviso. Saludos
-
Hola © Jonathan © :hola:
finalmente he hecho una breve guía de los pasos a seguir para realizar una simulación funcional de un sencillo diseño. No se si finalmente desinstalarás el MAX PLUS II. Si te decides por el ModelSim puedes probar con el ejemplo de Tutoriales y Notas (http://foros.solocodigo.com/index.php?showtopic=13622).
Espero tus comentarios o dudas.
Un saludo. :)
-
Hola © Jonathan © :hola:
finalmente he hecho una breve guía de los pasos a seguir para realizar una simulación funcional de un sencillo diseño. No se si finalmente desinstalarás el MAX PLUS II. Si te decides por el ModelSim puedes probar con el ejemplo de Tutoriales y Notas (http://foros.solocodigo.com/index.php?showtopic=13622).
Espero tus comentarios o dudas.
Un saludo. :)
Un millon de Gracias Colega! ;) .. instalare ModelSim intentando no quitar el Max Plus II aparte tambien intentare simular de alguna manera el ejemplo que otorgas pero utilizando el MaxPlusII y si lo logro posteo los pasos!.. Gracias por esta guia tan util!. Un Abrazo!! :smartass: :comp: